本文为您详细介绍FPGA云服务器的推荐主售规格族f3型FPGA云服务器的相关概念、组成架构以及HDK介绍。

概述

随着云计算和数据中心业务的迅速发展,对于算力的需求呈现上升趋势。在越来越多对算力有高度要求的场景中,仅靠CPU提供的算力已无法满足需求。实践表明,在特定的应用场景中,FPGA相比CPU能够取得几十、乃至上百倍的加速效果,而延时则可以降低两个数量级。因此,在2019年9月的云栖大会上,阿里云发布了基于Xilinx 16nm工艺器件的f3实例,该实例首推了单卡双芯片设计,且计算密度处于领先地位。

阿里云f3 FPGA云服务器(FPGA as a Server, FaaS)为开发者提供了云上FPGA开发和使用的工具及环境,具有易用、经济、敏捷和安全的优势,能够让您轻松地进行FPGA加速器的开发以及基于FPGA加速的业务部署。

硬件架构

FaaS f3的基本结构为单卡双芯片,实现了片间互联以及卡间互联。其硬件架构如下图所示:image 25

规格说明

规格 说明(单VU9P)
尺寸 全高全长
FPGA型号 XCVU9P
PCIe接口 PCIe GEN3 X16
内存 4 x DDR4 2133MHz,容量为4 x 16GB
片间互联 200 Gbps x 3
Ethernet接口 100 Gbps x 2
时钟模块 时钟可动态配置

拓扑结构

FaaS f3采用双卡互联拓扑结构,能够使每个FPGA之间相互通信,且最小通信带宽为100 Gbps。其拓扑结构如下图所示:Image 26

开发环境

平台 说明
开发工具 Vivado 2018.2
芯片 XCVU9P
开发环境 Linux CentOS 7.4
内核版本 3.10.0-693.el7.x86_64

逻辑结构

Image 28
如上图所示,VU9P芯片内包含以下三部分:
  • SHELL

    静态区,其包含PCIE DMA/XDMA、寄存器通路、DDR1和其他管控逻辑。

  • ROLE

    动态区域,包含了三路DDR控制器(DDR0、DDR2、DDR3)、DMA交互通路、serdes(片间互联和板卡互联)。

  • Customer Logic

    包含在Role内部,根据提供的固定接口逻辑进行自己的逻辑定制。

用户接口描述

信号名 I/O 位宽 描述
clock&reset sys_alite_aclk I 1 寄存器时钟域时钟,该时钟为50 MHz。
sys_alite_aresetn I 1 寄存器时钟域复位信号。
sys_clk_200m I 1 用户时钟,200 MHz,您可以利用该时钟连接MMCM来扩展时钟。
sys_clk_rstn I 1 全局复位信号。
kernel_clk_300m I 1 用户时钟,300 Mhz,该时钟固定可配置,一般建议您采用该时钟作为主时钟。
kernel_clk_rstn I 1 用户时钟复位信号。
kernel2_clk_500m I 1 用户时钟,500 Mhz,该时钟固定可配置。
kernel2_clk_rstn I 1 用户时钟复位信号。
pcie_axi_aclk I 1 pcie axi clock: PCIEcore时钟域, xdma/dma/int接口时钟域。
pcie_axi_arstn I 1 pcie core rstn。
c0_ddr4_ui_clk I 1 ddr0 channel时钟域。
c0_ddr4_rstn I 1 ddr0 channel时钟域复位信号。
c1_ddr4_ui_clk I 1 ddr1 channel时钟域。
c1_ddr4_rstn I 1 ddr1 channel时钟域复位信号。
c2_ddr4_ui_clk I 1 ddr2 channel时钟域。
c2_ddr4_rstn I 1 ddr2 channel时钟域复位信号。
c3_ddr4_ui_clk I 1 ddr3 channel时钟域。
c3_ddr4_rstn I 1 ddr3 channel时钟域复位信号。
AXI-MM XDMA - - AXI MM标准接口。
  • 接口的具体信息,您可以参考AXI4_specification规格说明书。
  • XDMA: 您可以前往XIlinx官网查看PG195的相关信息。
  • DMA:您可以前往XIlinx官网查看PG194的相关信息。
  • AXI- Lite:提供给用户接口8 MB的寄存器访问空间。
注意 在接口使用中注意各自的时钟域。
DMA - -
AXI-Lite - -
DDR0/1/2/3 - -
int - 16 您可以单独发送16个中断上报,其时钟域为pcie_axi_aclk。
AXI_STREAM inter chipinterconnect - - 轻量级互联接口采用Xilinx aurora协议标准。您可以前往XIlinx官网查看PG074的相关信息。
Card interconncet - -

术语

术语 描述
FaaS FPGA as a Server,FaaS
HDK Hardware Develop Kit,硬件开发套件
SDK Software Develop Kit,软件开发套件
SHELL 静态逻辑,包括PCIe、DDR4等外部接口
Role 动态逻辑,PR区域
CL Customer Logic,客户逻辑,由开发者提供
PR Partial Reconfigration,部分重加载技术
MGNTPF Mangement Phsical Function
USRPF User Phsical Function
OpenCL Open Computing Language
HAL Hardware Abstraction Layer